用于轻松连接计算机或另一 FPGA 的 FPGA IP 核

功能特性

• 最小化建立数据交换链路所需的工作量，显著降低开发风险、成本和周期
• FPGA IP 核与主机驱动程序协同工作，让 FIFO 与主机文件之间的数据流呈现为连续、无缝的通道。
• 无需底层设计或驱动程序编程
• FPGA 设计人员通过标准 FIFO 或双端口存储器与 IP 核对接
• 简单的 API：应用程序软件在用户空间编写，使用简单的流式文件 I/O
• 数据传输全权使用 DMA，因此对处理器负载最小
• 低延迟
• 根据配置自动生成定制 IP 核，最多 160 个 FIFO 共享单个 PCIe 链路
• Linux 驱动程序已包含在主流 Linux 发行版中
• Windows 7 及更高版本的驱动程序可供下载
• 可移植性：在 AMD 与 Altera FPGA、Linux 与 Windows 之间无缝切换
• 适用于任何具备 PCIe 和/或 USB 3.x 的主机：常见 PC 计算机、板载 PC（PCI/104-Express）以及嵌入式处理器（例如 NXP 的 i.MX 系列、Nvidia Jetson / Tegra）

应用场景

• 数据采集
• 视频采集与回放
• 硬件加速
• 主机对 FPGA 的控制
• 外设的简易设计
• 与专用硬件的接口
• 硬件逻辑验证
• 快速开发专用实验室设备
• 调试

更多信息

• IP 核产品简介（英文）
• 了解更多关于 Xillybus 工作原理的信息（英文）。

立即试用！

用您的应用数据尝试 Xillybus，数据从 FPGA 到主机以及反向传输。这不仅仅是演示，它是真正可用的。将您的应用数据连接到标准 FIFO，用 Windows 或 Linux 启动计算机或 FPGA，看看与 FPGA 通信有多么简单！

设置非常快速：从下载核和驱动程序到主机应用与 FPGA 上专用逻辑之间实现端到端集成，典型的交付周期仅为一两天。

功能特性

• 通过 MGT 或其他串行/并行 I/O 实现点对点连接的全面完整解决方案，显著降低开发风险、成本和周期
• 数据速率：10 Mbit/s 至物理链路的极限
• 根据定制配置支持多个独立通信通道
• 简单直观的接口：每个通信通道的行为如同跨越两个 FPGA 的 FIFO
• IP 核完全实现流量控制，基于尊重接收 FIFO 的“满”端口
• 可靠的数据处理：错误检测与自动重传
• 可选的 End-of-Packet 端口允许将数据流划分为数据包
• MGT 的简单设置：仅需 SERDES 功能。所有同步需求和时钟频率补偿均在 IP 核内部实现
• 支持热插拔
• 97% 的带宽效率（应用数据速率与物理链路数据速率之比，典型值在 BER=0 条件下）。原始带宽分配给多个应用通道以获得低延迟和最佳性能
• 物理链路上的数据通过扰码器随机化，便于均衡器工作
• 自动补偿位极性反转
• 内置可选误码注入功能，用于测试
• 支持单向物理链路（但无流量控制和自动重传功能）

应用场景

• 同一板上多个 FPGA 之间的连接
• 通过背板连接 FPGA
• 远程 FPGA 的数据采集
• 输出数据至远程设备
• 使用光纤进行长距离数据传输
• 电气隔离（使用光纤）
• 通过线缆与外设设备（相机、显示器、传感器、无线电收发器等）的数据链路
• 降低 I/O 密集型应用的成本

更多信息

• IP 核产品简介（英文）
• Xillyp2p 的主页

立即试用！

用您的应用数据尝试 Xillyp2p。这不仅仅是演示，它是真正可用的。

Xillyp2p 易于与 MGT 或通用 FPGA I/O 集成。

请参阅 Xillyp2p 的主页获取完整的、关于设置 GTX / GTH 用于两个开发板之间光纤连接的设计示例，包括 MGT 模块的完整设置、该模块的实例化以及 Xillyp2p IP 核和约束文件的完整设置。