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1 简介
2 总体指导
2.1 入门
2.2 区段设计中的关键元素
3 与应用逻辑集成
3.1 基础
3.2 时钟
3.2.1 概述
3.2.2 设置应用时钟
3.2.3 bus_clk 信号
4 加速/协同处理的最佳实践
4.1 吞吐量与延迟
4.2 数据宽度与性能
4.3 注意事项
5 应用定制 Xillybus IP 核
6 Vivado HLS 集成
6.1 概述
6.2 HLS 综合
6.3 与 FPGA 项目集成
6.4 示例综合代码
6.5 对用于综合的 C/C++ 代码的修改
6.6 simple.c：主机程序示例
6.7 practical.c：实用的主机程序
6.8 设计考虑
6.8.1 使用多个 AXI 流
6.8.2 应用时钟的频率
6.8.3 复位逻辑
